EMC設計就看這四招

電磁幹擾的主要方式是傳(chuan) 導幹擾、輻射幹擾、共阻抗耦合和感應耦合。對這幾種途徑產(chan) 生的幹擾我們(men) 應采用的相應對策：傳(chuan) 導采取濾波，輻射幹擾采用屏蔽和接地等措施，就能夠大大提高產(chan) 品的抵抗電磁幹擾的能力，也可以有效的降低對外界的電磁幹擾。本文從(cong) 濾波設計、接地設計、屏蔽設計和PCB布局布線技巧四個(ge) 角度，介紹EMC的設計技巧。

一、EMC濾波設計技巧

EMC設計中的濾波器通常指由L，C構成的低通濾波器。濾波器結構的選擇是由"大不匹配原則"決(jue) 定的。即在任何濾波器中，電容兩(liang) 端存在高阻抗，電感兩(liang) 端存在低阻抗。圖1是利用大不匹配原則得到的濾波器的結構與(yu) ZS和ZL的配合關(guan) 係，每種情形給出了2種結構及相應的衰減斜率(n表示濾波器中電容元件和電感元件的總數)。

其中：l和r分別為(wei) 引線的長度和半徑。寄生電感會(hui) 與(yu) 電容產(chan) 生串聯諧振，即自諧振，在自諧振頻率fo處，去耦電容呈現的阻抗小，去耦效果好。但對頻率f高於(yu) f／o的噪聲成份，去耦電容呈電感性，阻抗隨頻率的升高而變大，使去耦或旁路作用大大下降。實踐中，應根據噪聲的高頻率fmax來選擇去耦電容的自諧振頻率f0，取值為(wei) fo=fmax。

去耦電容容量的選擇 在數字係統中，去耦電容的容量通常按下式估算：

二、EMC接地設計
 

接地是有效的抑製騷擾源的方法，可解決(jue) 50%的EMC問題。係統基準地與(yu) 大地相連，可抑製電磁騷擾。外殼金屬件直接接大地，還可以提供靜電電荷的泄漏通路，防止靜電積累。

在地線設計中應注意以下幾點： 
 

（1）正確選擇單點接地與(yu) 多點接地 在低頻電路中，信號的工作頻率小於(yu) 1MHz，它的布線和器件間的電感影響較小，而接地電路形成的環流對幹擾影響較大，因而應采用單點接地。當信號工作頻率大於(yu) 10MHz時，地線阻抗變得很大，此時應盡量降低地線阻抗，應采用就近多點接地。當工作頻率在1～10MHz時，如果采用一點接地，其地線長度不應超過波長的1/20，否則應采用多點接地法。 

（2）將數字電路與(yu) 模擬電路分開 電路板上既有高速邏輯電路，又有線性電路，應使它們(men) 盡量分開，而兩(liang) 者的地線不要相混，分別與(yu) bv伟德手机客户端平台端地線相連。要盡量加大線性電路的接地麵積。 

（3）盡量加粗接地線 若接地線很細，接地電位則隨電流的變化而變化，致使電子設備的定時信號電平不穩，抗噪聲性能變壞。因此應將接地線盡量加粗，使它能通過三位於(yu) 印製電路板的允許電流。如有可能，接地線的寬度應大於(yu) 3mm。 

（4）將接地線構成閉環路 設計隻由數字電路組成的印製電路板的地線係統時，將接地線做成閉環路可以明顯的提高抗噪聲能力。其原因在於(yu) ：印製電路板上有很多集成電路組件，尤其遇有耗電多的組件時，因受接地線粗細的限製，會(hui) 在地結上產(chan) 生較大的電位差，引起抗噪聲能力下降，若將接地結構成環路，則會(hui) 縮小電位差值，提高電子設備的抗噪聲能力。

三、EMC屏蔽設計
 

屏蔽就是以金屬隔離的原理來控製某一區域的電場或磁場對另一區域的幹擾。它包括兩(liang) 個(ge) 含義(yi) ：一是將電路、電纜或整個(ge) 係統的幹擾源包圍起來，防止電磁幹擾向外擴散；二是用屏蔽體(ti) 將接收電路、設備或係統包圍起來，防止它們(men) 受到外界電磁幹擾的影響。屏蔽按照機理可以分為(wei) 電場屏蔽、磁場屏蔽、電磁場屏蔽三種不同方式。

電場屏蔽電子設備中的電場通常是交變電場，因此可以將兩(liang) 個(ge) 係統間的電場感應認為(wei) 是兩(liang) 個(ge) 係統之間分布電容Cj的耦合，如圖2所示。

則接受器上的感應電壓為(wei)

由此可知，要使接受器的感應電壓Us減小，Zp應盡可能的小。所以，屏蔽體(ti) 必須選擇導電性能良好的材料，而且須有良好的接地。否則，因為(wei) Cl>Cj，C2>Cj，若屏蔽體(ti) 的接地電阻較大，將使屏蔽體(ti) 加入後造成的幹擾反而變得更大。

磁場屏蔽磁場屏蔽是指對低頻磁場和高頻磁場的屏蔽。

低頻磁場的屏蔽采用高導磁率的鐵磁性材料。利用鐵磁性材料的高導磁率對幹擾磁場進行分路，使通過空氣的磁通大為(wei) 減少，從(cong) 而降低對被幹擾源的影響，起到磁場屏蔽的作用。由於(yu) 是磁分路，所以屏蔽材料屏蔽材料 的磁導率U越高，屏蔽罩屏蔽罩越厚，磁分路流過的磁通越多，屏蔽效果越好。

高頻磁場的屏蔽采用低電阻率的良導體(ti) 作為(wei) 屏蔽材料屏蔽材料。外界高頻磁場在屏蔽體(ti) 中產(chan) 生渦流，渦流形成的磁場抑製和抵消外界磁場，從(cong) 而起到了屏蔽的作用。與(yu) 低頻磁屏蔽不同，由於(yu) 高頻渦流的趨膚效應，屏蔽體(ti) 的尺寸並不是屏蔽效果的關(guan) 鍵所在，而且屏蔽體(ti) 接地與(yu) 否和屏蔽效果也沒有關(guan) 係。但對於(yu) 高頻磁屏蔽的金屬良導體(ti) 而言，若有良好的接地，則同時具備了電場屏蔽和磁場屏蔽的效果。所以，通常高頻磁屏蔽的屏蔽體(ti) 也應接地。

電磁場屏蔽電磁場屏蔽是利用屏蔽體(ti) 對電場和磁場同時加以屏蔽，一般用來對高頻電磁場進行屏蔽。由前述可知，對於(yu) 頻率較高的幹擾電壓，選擇良導體(ti) 製作屏蔽體(ti) ，且有良好的接地，則可起到對電場和磁場同時進行屏蔽的效果。但是必須注意，對高頻磁場屏蔽的渦流不僅(jin) 對外來幹擾產(chan) 生抵製作用，同時還可能對被屏蔽體(ti) 保護的設備內(nei) 部帶來不利的影響，從(cong) 而產(chan) 生新的幹擾。

四、PCB設計之布局布線策略
 

1.選擇合理的導線寬度 

由於(yu) 瞬變電流在印製線條上所產(chan) 生的衝(chong) 擊幹擾主要是由印製導線的電感成分造成的，因此應盡量減小印製導線的電感量。印製導線的電感量與(yu) 其長度成正比，與(yu) 其寬度成反比，因而短而精的導線對抑製幹擾是有利的。時鍾引線、行驅動器或總線驅動器的信號線常常載有大的瞬變電流，印製導線要盡可能地短。對於(yu) 分立組件電路，印製導線寬度在1.5mm左右時，即可*要求；對於(yu) 集成電路，印製導線寬度可在0.2～1.0mm之間選擇。

2.采用正確的布線策略，布線時需要注意的幾個(ge) 方麵：
 

（1）保持環路麵積小，降低幹擾對係統的影響，提高係統的抗幹擾性能。並聯的導線緊緊放在一起，使用一條粗導線進行連接，信號線緊挨地平麵布線可以降低幹擾。bv伟德手机客户端平台與(yu) 地之間增加高頻濾波電容。
（2）使導線長度盡可能的縮短，減小印製板的麵積，降低導線上的幹擾。
（3）采用完整的地平麵設計，采用多層板設計，鋪設地層，便於(yu) 幹擾信號泄放。
（4）使電子元件遠離可能會(hui) 發生放電的平麵如機箱麵板、把手、螺釘等，保持機殼與(yu) 地良好接觸，為(wei) 幹擾提供良好的泄放通道。對敏感信號包地處理，降低幹擾。
（5）盡量采用貼片元器件。
（6）模擬地與(yu) 數字地在PCB與(yu) 外界連接處進行一點接地。
（7）高速邏輯電路應靠近連接器邊緣，低速邏輯電路和存儲(chu) 器則應布置在遠離連接器處，中速邏輯電路則布置在高速邏輯電路和低速邏輯電路之間。
（8）電路板上的印製線寬度不要突變，拐角應采用圓弧形，不要直角或尖角。
（9）時鍾線、信號線也盡可能靠近地線，並且走線不要過長，以減小回路的環麵積。

3.印製電路板的尺寸與(yu) 器件的布置

印製電路板大小要適中，過大時印製線條長，阻抗增加，不僅(jin) 抗噪聲能力下降，成本也高；過小，則散熱不好，同時易受臨(lin) 近線條幹擾。 在器件布置方麵與(yu) 其它邏輯電路一樣，應把相互有關(guan) 的器件盡量放得靠近些，這樣可以獲得較好的抗噪聲效果。時鍾發生器、晶振和CPU的時鍾輸入端都易產(chan) 生噪聲，要相互靠近些。易產(chan) 生噪聲的器件、小電流電路、大電流電路等應盡量遠離邏輯電路，如有可能，應另做電路板。